タイミング収束のためのベストプラクティス (Japanese Version of Best HDL Practices for Timing Closure) (OJHDL1130)

51 Minutes Online Course

Course Description

HDLデザインテクニックを使用して、タイミング収束に関連する課題に対処する方法を学びます。このトレーニングでは、タイミング収束による問題と、なぜその問題について事前に準備しておくことが重要か説明します。一般的なタイミング収束の課題について学びます。いくつかの例を通して、HDLの記述を変更することで、タイミング収束の課題に対処していく手法を学ぶことができます。Quartus® II ソフトウェアバージョン 9.1を使用して、タイミング収束のゴールを達成する方法についても学習します。

At Course Completion

You will be able to:

  • タイミング収束の点で問題になる可能性のある HDL 記述を特定できる
  • 上記のような HDL 記述を適切な記述に書き換えることで、タイミング収束の問題に対処できる

Skills Required

  • デジタル論理回路の経験
  • 基本的なFPGAデザインフローの理解
  • Quartus II ユーザーインタフェースの使用経験
  • Verilog HDLまたはVHDの基礎知識

Follow-on Courses

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Applicable Training Curriculum

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