Verilog HDL 基礎編 (Japanese Version of Verilog HDL Basics) (OJHDL1120)

49 Minutes Online Course

Course Description

このトレーニングでは、Verilogハードウェア記述言語(HDL)とプログラマブル・ロジック・デザインにおけるVerilog HDLの使用方法を学習します。焦点はVerilog HDL構造の合成に置かれますが、これ以外にもシミュレーション構造についても学習します。本トレーニングを通して、Verilogの基礎を習得すれば、ご自身でデザインの生成が開始できるようになるでしょう。またトレーニングには、ModelSimソフトウェアのバージョン10.1dを使用した演習デモが含まれます。

At Course Completion

You will be able to:

  • Verilog HDL言語ができた背景
  • Verilog言語の基礎知識
  • モジュール、ポート、プロセス、アサインメントなどのVerilog HDLビルディング・ブロック(デザイン・ユニット)の使用方法
  • ビヘイビア・コードおよび構造コードを含むモデル・コードのフォーマットについての知識e
  • Verilog HDLを使用した設計方法およびシミュレーション・モデルと合成モデルの違いについての理解

Skills Required

  • デジタル・ロジック・デザインの基礎知識をお持ちの方
  • C 言語などのプログラミング言語の使用経験をお持ちの方
  • Verilog HDLおよびQuartus II開発ソフトウェアに関する知識は必要ありません

Applicable Training Curriculum

This course is part of the following Intel FPGA training curriculum:

Class Schedule

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