ダブル・データ・レートのソース同期インタフェースに対する制約 (Japanese Version of Constraining DDR Source Synchronous Interfaces) (OJDDR1000)

35 Minutes Online Course

Course Description

本コースは、ダブル・データ・レート(DDR)のインタフェースの紹介し、その制約に関する課題について説明します。クロックの制約、データの制約、およびDDRの入力と出力両方のタイミング例外を学習します。本コースの最後のセクションでは、TimeQuestタイミング・アナライザを使用した、DDRソース同期インタフェースの解析方法についても学習します。本コースでは、Quartus® II開発ソフトウェアのバージョン13.0を使用しています。

At Course Completion

You will be able to:

  • SDC制約を使用したDDRソース同期インタフェースの制約方法についての理解
  • TimeQuestタイミング・アナライザを使用したDDRソース同期インタフェースのタイミング解析についての理解

Skills Required

  • スタティック・タイミング解析の概念についての知識
  • ソース同期インタフェースについての知識
  • オンライン・トレーニング・コースの「Constraining Source Synchronous Interfaces」を受講された方

Prerequisites

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Follow-on Courses

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Applicable Training Curriculum

This course is part of the following Intel FPGA training curriculum:

Class Schedule

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