第10代器件内存接口IP验证 (Part 3) (Chinese Version Verifying Memory Interfaces IP in Arria 10 Devices) (OCMEM1123)

22 Minutes Online Course

Course Description

本次培训是4部分的第3部分。Altera新的第10代器件,包括Arria® 10和Stratix® 10器件,引入了全新,高性能的架构用于实现外部内存接口,包括运行高达2.6 Gbps 的DDR4。 这一部分培训讨论如何对altera_emif IP本身或者例子设计进行仿真。IP的时序分析和时序收敛的建议。altera_emif 的硬件资源和易于阅读的时序报告简化了时序分析和时序收敛。

At Course Completion

You will be able to:

  • 通过仿真验证第10代EMIF设计的功能
  • 使用正常的时序分析或者使用新的早期I/O时序分析

Skills Required

  • 数字逻辑设计背景
  • 内存接口基础知识
  • 熟悉Quartus II软件
  • 熟悉培训课程列出的必要的Altera器件内存接口

Applicable Training Curriculum

This course is part of the following Intel FPGA training curriculum:

Class Schedule

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