设计评估实现时序逼近 (Chinese Version of Design Evaluation for Timing Closure) (OCDSWTC02)

41 Minutes Online Course

Course Description

此次培训教给您在设计中遇到时序失败,时序报告变红时,您应该怎么办。您将学习怎样在Quartus® II软件v.12.0中检查并评估编译结果,找到设计失败时序的问题所在。您还会学到怎样纠正某些问题。

At Course Completion

You will be able to:

  • 查看编译结果,找到问题所在。
  • 详细检查某一失败通路。
  • 修改软件设置,或者RTL,以实现时序收敛。

Skills Required

  • 基本掌握FPGA设计流程
  • 扎实的掌握了Quartus II软件
  • 熟悉TimeQuest时序分析器
  • 熟悉芯片规划器

Applicable Training Curriculum

This course is part of the following Intel FPGA training curriculum:

Class Schedule

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