时序分析器: 必需的SDC约束 (Chinese Version of Timing Analyzer: Required SDC Constraints) (OCDSW1118)

34 Minutes Online Course

Course Description

这是四部分在线课程的第四部分。时序收敛可能是FPGA设计中最困难和最耗时的工作之一。时序分析器 (英特尔 Quartus® Prime软件的一部分) 是一种简单易用的工具, 用于创建基于Synopsys®的设计约束(SDC)文件, 并生成详细的时序报告以缩短时序收敛的过程。培训的最后一部分讨论了完全约束设计所需的约束。虽然设计中的所有路径都需要受到约束, 但您将学习如何约束时钟和 I/O路径, 这是工具认为一个完全约束设计中所需的最小约束。您还将学习如何通过使用时钟延迟、不确定性和时序异常来调整时序分析的方式。

At Course Completion

You will be able to:

  • 创建完全约束设计所需的约束, 包括时钟约束和I/O约束
  • 了解调整时序分析执行方式以匹配设计操作的附加约束

Skills Required

  • 数字逻辑设计背景
  • 对 FPGA 基本设计流程的认识
  • 扎实的Intel Quartus 软件的使用经验

Applicable Training Curriculum

This course is part of the following Intel FPGA training curriculum:

Class Schedule

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