Программное обеспечение Intel® Quartus® Prime Design - Центр поддержки

Начало работы

Обзор

Руководства пользователя

Руководства пользователя программного обеспечения Intel® Quartus® Prime

Руководства пользователя Intel® Quartus® Prime Pro Edition:

• Руководство пользователя Intel Quartus Prime Pro Edition: Начало работы ›
• Руководство пользователя Intel Quartus Prime Pro Edition: конструктор платформ ›
• Руководство пользователя Intel Quartus Prime Pro Edition: Рекомендации по проектированию ›
• Руководство пользователя Intel Quartus Prime Pro Edition: Компилятор ›
• Руководство пользователя Intel Quartus Prime Pro Edition: Оптимизация проектирования ›
• Руководство пользователя Intel Quartus Prime Pro Edition: Программист ›
• Руководство пользователя Intel Quartus Prime Pro Edition: Блочный дизайн ›
• Руководство пользователя Intel Quartus Prime Pro Edition: частичная перенастройка ›
• Руководство пользователя Intel Quartus Prime Pro Edition: Моделирование сторонних производителей ›
• Руководство пользователя Intel Quartus Prime Pro Edition: Синтез сторонних производителей ›
• Руководство пользователя Intel Quartus Prime Pro Edition: Средства отладки ›
• Руководство пользователя Intel Quartus Prime Pro Edition: Анализатор времени ›
• Руководство пользователя Intel Quartus Prime Pro Edition: Анализ и оптимизация энергопотребления ›
• Руководство пользователя Intel Quartus Prime Pro Edition: Ограничения проектирования ›
• Руководство пользователя Intel Quartus Prime Pro Edition: Инструменты проектирования печатных плат ›
• Руководство пользователя Intel Quartus Prime Pro Edition: Написание сценариев ›

Руководства пользователя Intel® Quartus® Prime Standard Edition:

• Руководство пользователя Intel Quartus Prime Standard Edition: Начало работы ›
• Руководство пользователя Intel Quartus Prime Standard Edition: Конструктор платформ ›
• Руководство пользователя Intel Quartus Prime Standard Edition: Рекомендации по проектированию ›
• Руководство пользователя Intel Quartus Prime Standard Edition: Компилятор ›
• Руководство пользователя Intel Quartus Prime Standard Edition: Оптимизация проектирования ›
• Руководство пользователя Intel Quartus Prime Standard Edition: Программист ›
• Руководство пользователя Intel Quartus Prime Standard Edition: частичная реконфигурация ›
• Руководство пользователя Intel Quartus Prime Standard Edition: Моделирование сторонних производителей ›
• Руководство пользователя Intel Quartus Prime Standard Edition: Средства отладки ›
• Руководство пользователя Intel Quartus Prime Standard Edition: Синтез сторонних производителей ›
• Руководство пользователя Intel Quartus Prime Standard Edition: Анализатор времени ›
• Руководство пользователя Intel Quartus Prime Standard Edition: Анализ и оптимизация энергопотребления ›
• Руководство пользователя Intel Quartus Prime Standard Edition: Ограничения проектирования ›
• Руководство пользователя Intel Quartus Prime Standard Edition: Инструменты проектирования печатных плат ›
• Руководство пользователя Intel Quartus Prime Standard Edition: Написание сценариев ›

В чем разница между Pro и Standard Edition?

Обучение по программному обеспечению Intel® Quartus® Prime

Корпорация Intel предлагает несколько видов обучения, как онлайн, так и очно, чтобы помочь вам быстро ознакомиться с процессом проектирования Intel® Quartus® Prime. Вот некоторые рекомендуемые учебные классы, которые поработают с вами.

Обучение по программному обеспечению Intel® Quartus® Prime

Доступно гораздо больше учебных курсов. Полный каталог см. на странице обучения Intel® FPGA.

1. Планирование ввода-вывода

Обзор планирования ввода-вывода

Планирование ввода-вывода выполняется на ранней стадии проектирования FPGA, чтобы обеспечить успешное размещение в целевом устройстве при соблюдении выделенных контактов и временных ограничений. Программное обеспечение Intel® Quartus® Prime Pro Edition предлагает два инструмента для управления сложным процессом выполнения многих ограничений размещения ввода-вывода.

Interface Planner управляет сложностью интеграции нескольких модулей с жесткими требованиями к назначению контактов (например, PCI Express*, DDR и ядра интеллектуальной собственности (IP) с фазовой блокировкой (ФАПЛ). Планировщик интерфейсов динамически взаимодействует с Intel® Quartus® Prime Fitter для проверки законности размещения во время планирования. Вы можете оценить различные планы этажей, используя интерактивные отчеты, чтобы точно спланировать лучшую реализацию.

Планировщик контактов — это низкоуровневый инструмент назначения контактов. Используйте его для ручного размещения выводов ввода-вывода и указания скорости нарастания и прочности привода.

Планирование ввода-вывода - Документация и обучение

Планирование ввода-вывода - Документация по программным средствам

• Глава Управление контактами ввода-вывода устройств в разделе Руководства пользователя Intel® Quartus® Prime Pro Edition ›
• Глава «Планирование интерфейса» в разделе Руководства пользователя Intel® Quartus® Prime Pro Edition ›

Планирование ввода-вывода - Документация по устройствам

• Файлы контактов для устройств Intel® FPGA ›
• Руководство по подключению контактов - для каждого семейства устройств ›

Планирование ввода-вывода - Учебные классы

Планирование ввода-вывода - Прочие ресурсы

Планирование ввода-вывода включает в себя множество соображений, особенно когда речь идет о высокоскоростных вводах-выводах или конкретных протоколах. Для получения дополнительной информации об управлении вводом-выводом и поддержке разработки плат посетите веб-страницу Центра ресурсов по управлению вводом-выводом, поддержке разработки платы и анализу целостности сигналов.

2. Дизайн ввода

Дизайн Ввод - Обзор

Вы можете выразить свой дизайн, используя несколько методов ввода дизайна:

• Использование языка описания оборудования (HDL)
• Verilog
• СистемаВерилог
• VHDL
• Platform Designer, графический инструмент ввода для подключения сложных модулей структурированным способом
• Другие высокоуровневые методы входа
• Синтез высокого уровня (HLS) с использованием C++ для выражения сложных модулей
• OpenCL™ использует C++ для реализации вычислительных алгоритмов на гетерогенных платформах

Интеллектуальная собственность

В дополнение к прямому проектированию, FPGA Intel® поддерживают большой портфель интеллектуальной собственности (IP), разработанный специально для использования в Intel® FPGA.

Изучение языка описания оборудования (HDL)

Корпорация Intel предлагает несколько учебных курсов по ЛПВП, от бесплатных онлайн-обзоров до однодневных занятий под руководством инструктора.

Использование шаблонов HDL

Программное обеспечение Intel® Quartus® Prime предлагает несколько шаблонов для часто используемых логических элементов, таких как регистры, выбранные назначения сигналов, параллельные назначения сигналов и вызовы подпрограмм. Шаблоны доступны в Verilog, SystemVerilog и VHDL.

Если вы не уверены в том, как лучше всего написать конкретную функцию, чтобы убедиться, что она будет реализована правильно, вам следует обратиться к этим шаблонам. Система шаблонов полностью описана в разделе Вставка кода HDL из предоставленного шаблона в Руководстве пользователя рекомендаций по проектированию.

Рекомендуемый стиль кодирования HDL

Стили кодирования HDL оказывают значительное влияние на качество результатов для логических проектов. Инструменты синтеза оптимизируют дизайн, но для достижения точных результатов вам нужно кодировать в стиле, который будет легко распознаваться инструментом синтеза как конкретные логические конструкции.

Кроме того, существуют хорошие методы проектирования, которым следует следовать при общем цифровом логическом проектировании и, в частности, для устройств на основе LAB. Управление методологиями логического сброса, задержками конвейера и правильной синхронной генерацией сигналов являются некоторыми примерами хороших методов цифрового проектирования. Ниже перечислены некоторые ресурсы для изучения хороших методов кодирования ЛПВП.

Ресурсы для руководства по надлежащему стилю кодирования HDL

Интеллектуальная собственность

FPGA Intel® поддерживают большой портфель интеллектуальной собственности (IP), разработанный специально для использования в intel® FPGAs. Каждый IP включает в себя имитационную модель для проверки конструкции перед внедрением устройства. Смотрите следующие ссылки для получения дополнительной информации об доступных IP-ядрах и экосистеме IP в программном обеспечении Intel® Quartus® Prime.

Ресурсы интеллектуальной собственности

Дизайнер платформ

Документация по конструктору платформ

Учебные курсы по конструктору платформ (ранее Qsys)

Примеры проектирования конструктора платформ

Информационные документы

3. Симуляция

Обзор моделирования

Программное обеспечение Intel® Quartus® Prime поддерживает RTL и моделирование проектирования на уровне ворот в поддерживаемых симуляторах EDA.

Моделирование включает в себя:

• Настройка рабочей среды симулятора
• Компиляция библиотек имитационных моделей
• Запуск симуляции

Программное обеспечение Intel® Quartus® Prime поддерживает использование скриптового потока моделирования для автоматизации обработки моделирования в предпочтительной среде моделирования.

В программном обеспечении Intel® Quartus® Prime Standard Edition у вас есть возможность использовать поток инструментов NativeLink, который автоматизирует запуск выбранного вами симулятора.

Поток моделирования со сценариями

Интеграция симулятора HDL в поток программных средств Intel® Quartus® описана в следующем разделе Руководства пользователя программного обеспечения Intel® Quartus® | Справочник:

• Имитация конструкций FPGA Intel® (Pro Edition | Стандартное издание)

При использовании конструктора платформ для настройки IP-ядер и систем для поддерживаемых симуляторов EDA создаются сценарии настройки среды моделирования.

При создании нескольких систем конструктора платформ следует запустить «Создать сценарий настройки симулятора для IP», чтобы создать комбинированный сценарий для ваших систем в конструкторе платформ.

• Создание сценария настройки комбинированного симулятора(Pro Edition | Стандартное издание)

Вы можете включить сгенерированные сценарии моделирования ядра IP в сценарий моделирования верхнего уровня, который управляет моделированием всего вашего проекта. После запуска ip-setup-simulation используйте следующую информацию, чтобы скопировать разделы шаблона и изменить их для использования в новом файле сценария верхнего уровня.

• Aldec Active-HDL ( Pro Edition | Стандартное издание )
• Альдек Ривьера-PRO ( Pro Edition | Стандартное издание )
• Каденс Инцизив Энтерпрайз (Pro Edition | Стандартное издание )
• Mentor Graphics* ModelSim*-Intel® FPGA Edition (поставляется в комплекте с программным обеспечением Intel® Quartus® Prime) (Pro Edition | Стандартное издание )
• Mentor Graphics* ModelSim* - PE ( Pro Edition | Стандартное издание )
• Mentor Graphics* ModelSim* - SE ( Pro Edition | Стандартное издание )
• Графика наставника* QuestaSim ( Pro Edition | Стандартное издание )
• Синопсис* VCS и VCS MX (Pro Edition | Стандартное издание)

Вы также можете обратиться к следующим видео для получения инструкций по настройке симуляций.

• Как создать скрипты моделирования RTL для Intel® Quartus® Prime Project ›
• Моделирование ModelSim*-Intel® FPGA Edition с intel® Quartus® Prime Pro Edition ›

Поток моделирования NativeLink

В программном обеспечении Intel® Quartus® Prime Standard Edition можно использовать NativeLink. Это позволяет автоматически запускать все шаги, необходимые для имитации вашего дизайна после изменения исходного кода или IP-адреса.

Функция NativeLink интегрирует ваш симулятор EDA с программным обеспечением Intel® Quartus® Prime Standard Edition путем автоматизации следующего:

• Генерация файлов симулятора и скриптов моделирования.
• Компиляция библиотек моделирования.
• Автоматический запуск вашего симулятора после анализа и разработки, анализа и синтеза программного обеспечения Intel® Quartus® Prime или после полной компиляции.

Ресурсы для настройки моделирования NativeLink

Ресурсы по моделированию

Ресурсы по моделированию

Программное обеспечение Intel® Quartus® Prime Standard Edition поддерживает следующие симуляторы EDA:

• Альдек Актив-ЛПВП
• Альдек Ривьера-ПРО
• Каденс Резное предприятие
• Mentor Graphics* ModelSim*-Intel FPGA (поставляется в комплекте с программным обеспечением Intel® Quartus® Prime)
• Менторская графика* ModelSim* - PE
• Менторская графика* ModelSim* - SE
• Графика наставника* QuestaSim
• Синопсис* VCS и VCS MX

Интеграция симулятора HDL в поток программных средств Intel® Quartus® описана в разделе Моделирование конструкций Intel FPGA в Руководстве пользователя Intel Quartus Prime Pro Edition: Моделирование сторонних производителей.

4. Синтез

Обзор синтеза

Этап логического синтеза потока проектирования программного обеспечения Intel® Quartus® будет принимать код уровня передачи регистров (RTL) и создавать сетевой список примитивов более низкого уровня (сетевой список после синтеза). Затем сетевой список после синтеза будет использоваться в качестве входных данных для Fitter, который будет размещать и направлять дизайн.

Программное обеспечение Intel® Quartus® Prime и Quartus® II включает в себя расширенный интегрированный синтез и интерфейсы с другими сторонними инструментами синтеза. Программное обеспечение также предлагает схематические средства просмотра сетевых списков, которые вы можете использовать для анализа структуры дизайна и посмотреть, как программное обеспечение интерпретировало ваш дизайн.

Результаты синтеза можно просматривать со зрителями Quartus® Netlist,как после разработки RTL, так и после Technology Mapping.

Обобщаемая документация

Обучение синтезу и демонстрации

Синтез высокого уровня

Инструмент высокоуровневого синтеза Intel (HLS) использует описание проекта, написанное на C++, и генерирует RTL-код, оптимизированный для Intel® FPTA.

Для получения дополнительной информации о компиляторе Intel® HLS, включая документацию, примеры и учебные курсы, ознакомьтесь со страницей поддержки HLS.

Документация по ООЖ

5. Подготовщик

Фиттер - Pro Edition

С помощью программного обеспечения Intel® Quartus® Prime Pro Edition Fitter выполняет свою работу на индивидуально контролируемых этапах; Вы можете оптимизировать каждый этап по отдельности, запустив только этот этап процесса слегонки, итерацию для оптимизации этого этапа.

Этапы для схаттеров

По умолчанию Fitter будет проходить все свои этапы. Однако можно проанализировать результаты этапов Fitter, чтобы оценить проект перед запуском следующего этапа или перед запуском полной компиляции. Для получения дополнительной информации о том, как использовать этапы Fitter для контроля качества результатов для вашего проекта, обратитесь к разделу Запуск Fitter в Руководстве пользователя компилятора: Intel® Quartus® Prime Pro Edition.

Можно задать несколько параметров, чтобы направить уровень усилий Fitter для таких вещей, как упаковка регистров, дублирование и слияние регистров, а также общий уровень усилий. Для получения дополнительной информации о настройках Fitter см. обсуждения в разделе Справочник по настройкам Fitter в Руководстве пользователя компилятора: Intel® Quartus® Prime Pro Edition.

Фиттер - Стандартное издание

В программном обеспечении Intel® Quartus® Prime Standard Edition можно задать несколько настроек для направления уровня усилий Fitter, таких как упаковка регистров, дублирование и слияние регистров, а также общий уровень усилий. Полный список параметров Fitter см. на странице справки по параметрам компилятора

Дополнительные сведения о параметрах Fitter см. в разделе Обсуждения в разделе

• Сокращение времени компиляции раздела Руководства пользователя Intel® Quartus® Prime Standard Edition: Компилятор
• Раздел «Закрытие и оптимизация времени» Руководства пользователя Intel® Quartus® Prime Standard Edition: Оптимизация проектирования

6. Анализ сроков

Обзор анализа времени

Анализатор времени определяет отношения синхронизации, которые должны быть соблюдены для правильной работы проекта, и проверяет время прибытия по требуемому времени для проверки времени.

Анализ времени включает в себя множество основополагающих концепций: асинхронные v. синхронные дуги, время прибытия и требуемое время, требования к настройке и удержаю и т. Д. Они определены в разделе Основные понятия анализа времени Руководства пользователя Intel® Quartus® Prime Standard Edition: Анализатор синхронизации.

Анализатор времени применяет ограничения времени и определяет временные задержки по результатам реализации проекта Fitter на целевом устройстве.

Анализатор времени должен работать на емких условиях с точным описанием требований к времени, выраженных в виде временных ограничений. В разделе «Ограничивающие проекты» Руководства пользователя Intel® Quartus® Prime Standard Edition: анализатор времени описывается, как ограничения времени могут быть добавлены в файлы .sdc для использования как Fitter, так и анализатором синхронизации.

Временное закрытие — это итеративный процесс уточнения временных ограничений; регулировка параметров синтеза и фиттера, а также управление вариациями семян стрейтей.

Анализатор времени

Анализатор основного времени Intel Quartus

Анализатор времени в программном обеспечении Intel® Quartus® Prime представляет собой мощный инструмент анализа времени в стиле ASIC, который проверяет производительность синхронизации всей логики в вашем проекте, используя стандартные отраслевые ограничения, методологию анализа и отчетности. Анализатор времени может управляться из графического интерфейса пользователя или интерфейса командной строки для ограничения, анализа и создания отчетов о результатах для всех временных путей в проекте.

Полное руководство пользователя анализатора синхронизации можно найти в разделе Запуск анализатора синхронизации Руководства пользователя Intel® Quartus® Prime Standard Edition: Timing Analyzer.

Если Вы новичок в Анализе синхронизации, ознакомьтесь с разделом Рекомендуемый поток для начинающих пользователей Руководства пользователя Intel® Quartus® Prime Standard Edition: Анализатор синхронизации. Это описывает полный поток проектирования с использованием основных ограничений.

Учебные курсы по анализатору времени

Временное закрытие

Если анализатор времени определит, что ваши спецификации синхронизации не выполнены, то конструкция должна быть оптимизирована для синхронизации до тех пор, пока несоответствие не будет закрыто и ваши спецификации синхронизации не будут выполнены.

Временное закрытие включает в себя несколько возможных методов. Наиболее эффективные методы будут варьироваться в зависимости от дизайна. Глава «Закрытие и оптимизация времени» в Руководстве пользователя по оптимизации проектирования: Intel Quartus Prime Pro Edition дает много практических советов о процессе закрытия времени.

Существует несколько дополнительных учебных курсов, которые помогут вам понять, как оценить ваш дизайн для правильных методов закрытия времени.

Учебные курсы по закрытию сроков

7. Оптимизация дизайна

Обзор оптимизации проекта

Программное обеспечение Intel® Quartus® Prime и Quartus® II включает в себя широкий спектр функций, которые помогут вам оптимизировать ваш дизайн для площади и времени. В этом разделе представлены ресурсы, которые помогут вам с методами и средствами оптимизации проектирования.

Программное обеспечение Intel® Quartus® Prime и Quartus® II предлагает оптимизацию сетевых списков физического синтеза для оптимизации проектов дальше, чем стандартный процесс компиляции. Физический синтез помогает повысить производительность вашего проекта, независимо от используемого инструмента синтеза.

Документация по поддержке оптимизации

Учебные курсы по оптимизации проектирования

Инструменты оптимизации проектирования

Программное обеспечение Intel® Quartus® Prime предоставляет инструменты, которые представляют ваш дизайн в визуальном смысле. Эти инструменты позволяют диагностировать любые проблемные области в вашем дизайне с точки зрения логической или физической неэффективности.

• Вы можете использовать Netlist Viewers, чтобы увидеть схематическое представление вашего проекта на нескольких этапах процесса реализации: до синтеза, после синтеза и после place-and-route. Это позволяет вам подтвердить свой проектный замысел на каждом этапе.
• Планировщик секций проекта помогает визуализировать и пересматривать схему секционирования проекта, показывая сведения о времени, относительную плотность подключения и физическое размещение разделов. Можно найти разделы в других средствах просмотра, а также изменить или удалить разделы.
• С помощью Chip Plannerвы можете выполнять задания по плану этажа, выполнять анализ мощности и визуализировать критические пути и перегрузки маршрутов. Планировщик разделов проектирования и Планировщик чипов позволяют разделять и компоновать дизайн на более высоком уровне.
• Design Space Explorer II (DSE) автоматизирует поиск настроек, даю наилучшие результаты в любом индивидуальном дизайне. DSE исследует пространство проектирования вашего дизайна, применяет различные методы оптимизации и анализирует результаты, чтобы помочь вам найти лучшие настройки для вашего дизайна.

Использование этих инструментов может помочь вам оптимизировать реализацию устройства.

Средства просмотра списка сетей

Средства просмотра списков сетевых списков программного обеспечения Intel® Quartus® Prime предоставляют мощные способы просмотра вашего дизайна на различных этапах. Перекрестное просовывание возможно с другими представлениями дизайна: вы можете выбрать элемент и выделить его в окнах Планировщик чипов и Просмотрщик файлов дизайна.

• Средство просмотра RTL показывает логику и связи, выведенные синтезатором, после проработки иерархии и основных логических блоков. Средство просмотра RTL можно использовать для визуальной проверки проекта перед моделированием или другими процессами проверки.
• Вьюер технологических карт (Post-Mapping) может помочь вам найти узлы в вашем сетевом списке после синтеза, но до места и маршрута.
• Вьюер технологических карт (Post-Fitting) показывает список сети после места и маршрута. Это может отличаться от списка сетей Post-Mapping, потому что слевесник может выполнять оптимизацию для удовлетворения ограничений во время физической оптимизации.

Ресурсы для просмотрщиков списков сетей

Планировщик чипов

Анализ плана этажа помогает сократить сроки и обеспечить оптимальную производительность в очень сложных проектах. Планировщик чипов в программном обеспечении Intel® Quartus® Prime поможет вам быстро сократить сроки проектирования. Планировщик чипов можно использовать вместе с Logic Lock Regions для иерархической компиляции проектов и помощи в планировке этажей. Кроме того, используйте разделы для сохранения результатов размещения и маршрутизации отдельных запусков компиляции.

Вы можете выполнять анализ проекта, а также создавать и оптимизировать план этажа с помощью Chip Planner. Для назначения ввода-вывода используйте планировщик пинов.

Ресурсы планировщика чипов

Проектирование Space Explorer II

Design Space Explorer II (DSE) позволяет исследовать множество параметров, доступных для компиляции проекта.

DSE можно использовать для управления несколькими компиляциями с различными параметрами, чтобы найти наилучшую комбинацию параметров, которая позволяет достичь временного закрытия.

Проектирование ресурсов Space Explorer II

8. Отладка на кристалле

Обзор отладки на кристалле

По мере увеличения производительности, размера и сложности FPGA процесс проверки может стать важной частью цикла проектирования FPGA. Чтобы облегчить сложность процесса проверки, корпорация Intel предоставляет портфель встроенных инструментов отладки. Встроенные средства отладки позволяют в режиме реального времени захватывать внутренние узлы в вашей конструкции, чтобы помочь вам быстро проверить ваш проект без использования внешнего оборудования, такого как настольный логический анализатор или анализатор протоколов. Это может уменьшить количество контактов, необходимых для прощупывания сигнала на уровне платы. Руководство по всем инструментам в портфеле отладок см. в разделе Средства отладки системы в Руководстве пользователя средств отладки: Intel® Quartus® Prime Pro Edition.

• Системная консоль — используя интерпретатор Tcl, системная консоль представляет интерфейс с поддержкой сценариев между рабочей станцией и компонентами конструктора платформ на вашем устройстве.
• Набор инструментов для приемопередатчики - Тестирование и настройка качества сигнала канала связи приемопередатчика
• Logic Analyzer signal Tap - Использует локальные ресурсы FPGA для выборки тестовых узлов и выводит информацию через графические дисплеи осциллограмм в графическом интерфейсе программного интерфейса Intel Quartus Prime
• Signal Probe - постепенно маршрутизируя внутренние сигналы на контакты ввода/вывода для мониторинга
• Интерфейс логического анализатора - Мультиплексирование набора сигналов на небольшое количество запасных контактов ввода/вывода для мониторинга
• Встроенные источники и датчики - Логические значения дисков и образцов с использованием JTAG
• Редактор содержимого встроенной памяти - Отображение и редактирование встроенной памяти
• Виртуальный интерфейс JTAG - Разрешить связь с интерфейсом JTAG

Отладка внешней памяти облегчается набором средств Extermal Memory Interface Toolkit,который подробно описан в Центре поддержки интерфейса внешней памяти.

Набор средств transceiver Toolkit предлагает широкие возможности для проверки качества и производительности сигнала приемопередатчика. Дополнительные сведения об этом наборе средств см. на странице продукта Transceiver Toolkit.

Примеры отладки на кристалле

Примеры проектирования отладки на кристалле

Ниже приведено несколько примеров, которые помогут вам использовать доступные функции для распространенных сценариев отладки.

• Примеры проектирования потока триггеров на основе состояния логического анализатора SignalTap II ›
• Пример встроенных источников и зондов ›
• Примеры наборов приемопередатчиков для устройств Stratix® V GX, Arria® V GX/GT, Cyclone® V GX/GT и Stratix® IV GX/GT ›
• Примеры проектирования системной консоли (.qar Quartus® формат архива программного обеспечения)

Отладка на кристалле - Учебные курсы

Учебные курсы по отладке на кристалле

Отладка на кристалле - Другие ресурсы

Отладка на кристалле - другие ресурсы

Дополнительные темы

Потоки проектирования на основе блоков

Программное обеспечение Intel® Quartus® Prime Pro Edition предлагает потоки проектирования на основе блоков. Существует два типа: инкрементальная компиляция на основе блоков и потоки повторного использования блоков проектирования, которые позволяют вашей географически разнообразной команде разработчиков совместно работать над проектом.

Добавочная компиляция на основе блоков — это сохранение или очистка раздела в проекте. Это работает с основными разделами и не требует дополнительных файлов или планировки этажа. Раздел можно опорожнить, сохранить в моментальных снимках Source, Synthesis и Final.

Поток повторного использования блока конструктора позволяет повторно использовать блок проекта в другом проекте путем создания, сохранения и экспорта раздела. С помощью этой функции вы можете ожидать чистой передачи закрытых модулей между различными командами.

Блочные ресурсы по проектированию

• Раздел «Поток проектирования на основе блоков» в Руководстве пользователя Intel® Quartus® Prime Pro Edition
• Учебное пособие: Поток повторного использования блока проектирования FPGA Intel® (Intel® Arria® 10 GX, Intel® Quartus® программное обеспечение Prime v17.1) ›
• Файл дизайна (.zip) ›
• Обучение: Повторное использование блоков проектирования (OBBDR100) ›
• Обучение: Инкрементальная компиляция на основе блоков (часть 1 из 3) (OIBBC100) ›
• Обучение: Инкрементальная блочная компиляция (часть 2 из 3) (OIBBC101) ›
• Обучение: Инкрементальная блочная компиляция (часть 3 из 3) (OIBBC102) ›

Быстрая перекомпиляция

Быстрая перекомпиляция позволяет повторно использовать предыдущие результаты синтеза и подгонки, когда это возможно, и не перерабатывает неизмененные проектные блоки. Быстрая перекомпиляция может сократить общее время компиляции после внесения небольших изменений в дизайн. Быстрая перекомпиляция поддерживает функциональные изменения ECO на основе HDL и позволяет сократить время компиляции при сохранении производительности неизменной логики.

Быстрая перекомпиляция — ресурсы поддержки

Частичная реконфигурация

Частичная реконфигурация (PR) позволяет динамически перенастраивать часть FPGA, в то время как оставшаяся конструкция FPGA продолжает функционировать.

Можно создать несколько персон для региона устройства и перенастроить этот регион, не влияя на операции в областях за пределами этого устройства.

Дополнительные сведения о частичной перенастройки см. на странице Частичная перенастройка.

Сценариев

Программное обеспечение Intel® Quartus® Prime и Quartus® II включает в себя комплексную поддержку сценариев для потоков проектирования сценариев командной строки и языка командных программ (Tcl). Отдельные исполняемые файлы для каждого этапа процесса проектирования программного обеспечения, такие как синтез, подгонка и анализ времени, включают опции для создания общих настроек и выполнения общих задач. Интерфейс прикладного программирования (API) сценариев Tcl включает команды, охватывающие базовые и расширенные функциональные возможности.

Сценарии командной строки

Исполняемые файлы командной строки Intel® Quartus® Prime или Quartus® II можно использовать в пакетных файлах, сценариях оболочки, файлах makefiles и других сценариях. Например, используйте следующую команду для компиляции существующего проекта:

$ quartus_sh --flow compile

Сценарии Tcl

Используйте API Tcl для любой из следующих задач:

• Создание и управление проектами
• Выполнение заданий
• Составление проектов
• Извлечение данных отчета
• Выполнение анализа времени

Вы можете начать работу с некоторыми примерами на веб-странице примеров программного обеспечения Quartus® II Tcl. Ниже перечислены некоторые другие ресурсы.

Ресурсы по написанию сценариев

OpenCL и логотип OpenCL являются товарными знаками Apple Inc., используемыми с разрешения Khronos.