文章 ID: 000085097 内容类型: 故障排除 上次审核日期: 2015 年 12 月 14 日

为什么Altera PLL IP 信号在动态相移的门级仿真中phase_done置位？

环境

  • 英特尔® Quartus® II 订阅版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    由于 Quartus® II 软件版本 15.0.2 及更早版本存在一个问题，在使用 PLL IP 的动态相移门级仿真中，phase_done可能无法通过phase_en脉冲进行相移后Altera置位。

    此问题仅影响模拟。

    解决方法

    此问题已在 英特尔® Quartus® Prime Standard 软件版本 16.0 中修复

    相关文章

    相关产品

    本文适用于 15 产品

    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V SX SoC FPGA

    更多帮助？

    联系支持中心

    法律声明

    1

    在此网站发表的所有帖子以及对网站内容的使用均受 Intel.com 使用条款的约束。

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考，未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突，应以英文版为准。 查看此页面的英语版本。