面向 PCI Express 的 Avalon®-MM 硬核 IP 上 CRA 端口的 Qsys 地址转换®使用 VHDL 作为生成语言时不正确。
使用 Verilog HDL 时不会出现此问题。
要解决 VHDL 中的这一问题,手动编辑生成的 VHDL 文件:
打开 Qsys .vhd 文件,识别 altpcie_< device family>_hip_avmm_hwtcl
组件。
更改行:CraAddress_i : in std_logic_vector(11 downto 0)
自CraAddress_i : in std_logic_vector(13 downto 2)
此问题计划在 Quartus® II 软件的未来版本中修复。