文章 ID: 000084120 内容类型: 错误讯息 上次审核日期: 2014 年 02 月 04 日

错误 （15629）：凌动“梳状~0”依赖于未连接的输入端口

环境

  • 英特尔® Quartus® II 订阅版
  • Avalon ALTPLL 重新配置
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    在 Qsys 系统中实例化 Altera_PLL_RECONFIG 宏功能时，可能会看到此错误。

    解决方法

    更改项目的 .qsf 中的以下设置：

    • set_global_assignment名称SYNTH_TIMING_DRIVEN_SYNTHESIS关闭
    • set_global_assignment名称ADV_NETLIST_OPT_SYNTH_WYSIWYG_REMAP关闭
    • set_global_assignment名称PRE_MAPPING_RESYNTHESIS关闭

    相关文章

    相关产品

    本文适用于 15 产品

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    更多帮助？

    联系支持中心

    法律声明

    1

    在此网站发表的所有帖子以及对网站内容的使用均受 Intel.com 使用条款的约束。

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考，未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突，应以英文版为准。 查看此页面的英语版本。