如果从 PCIe 设计中的两个不同的 PLL 生成固定的 pll，我该如何控制 reconfig_clk offset_cancellation_reset端口？

如果您有两个称为 PLL1 和 PLL2 的 PLL，以及来自引脚的免费运行时钟源，请将其命名为 sysclk。

如果 PLL1 使用 sysclk 来派生 50MHz reconfig_clk并在reconfig_clk被迁移后表明pll1_locked信号。
如果 PLL2 使用 sysclk 生成 125MHz fixedclk，并在固定clk 有效后表明其pll2_locked信号。

对于 PCIe 内核，必须将重新配置模块保持在重置中，直到这两个时钟都稳定下来。因此，必须先设置其输入offset_cancellation_reset，直到pll1_locked和pll2_locked都表明。因此，offset_cancellation是pll1_locked和pll2_locked的反转。

在 Verilog 中，逻辑将与以下类似：
分配 offset_cancellation_reset = ！（pll1_locked和pll2_locked）;

如果重配置模块不在重置，它将启动offset_cancellation过程，以设置收发器的 RX 侧，并表明其"BUSY"标志。完成此程序后，重新配置块控制器将拔出 BUSY 标志。