讲师指导培训：Altera® FPGA时序分析：讲座

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Intel® FPGA Development Tools Support Intel® FPGA Training Catalog

726458
2023-07-13
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说明

您将了解如何使用 Quartus® Prime Pro 软件 v22.1 中的时序分析工具对时序设计进行限制和分析。这包括编写 Synopsys* Design Constraint （SDC） 文件，在 Timing Analyzer 中生成各种时序报告，以及将这些知识应用到FPGA设计中。除了了解确保设计符合时序要求的基本要求之外，您还将了解时序分析器如何帮助您轻松创建时序约束，以帮助您满足这些要求。 注意：虽然本课程的重点是 Quartus Prime 专业版软件，但大部分流程和限制对该软件的标准版和精简版都有效。

用法说明

相关资产
标题与描述
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操作
In this class, you will work hands-on labs on a virtual machine to practice your timing analysis skills. Come as you are to the class, no setup is needed. Prior knowledge of timing analysis concepts is required. If you need to learn those, before coming to class, attend the Timing Analysis: Lecture class. There will be a brief review of the SDC constraints starting the labs.
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