讲师指导训练：Intel® FPGA时序收敛：讲座

说明

最大也是最令人沮丧的FPGA设计挑战之一是关闭时序。在对FPGA设计执行完整的时序分析后，通常会发现一个或多个时序报告指示时序故障。如何纠正这种情况？答案并不总是显而易见的。 本课程教授设计专家用来接近设计时序的技术，从而“突破极限”设计。示例技术包括彻底分析常见时序故障的设计、根据工具建议调整设置和分配、选择正确的时钟资源以及调整 HDL 代码以获得最佳性能。 本课程仅供讲座使用。后续有一个基于实验室的研讨会课程。