Utilisez l’attribut « keep » (conserver) pour préserver le fil constant comme indiqué dans le code ci-dessous :
Pour VHDL :
const_zero_sig de signal : std_logic ;
attribut conserver : systène ;
attribut conserver de const_zero_sig : le signal est vrai ;
Commencer
const_zero_sig <= \'0\' ;
TRI_PIN <= const_zero_sig lorsque ENABLE=\'1\' d’autre \'Z\';
Pour Verilog :
conservez la synthèse des const_zero_sig filaires /* */;
attribuer const_zero_sig = 1\'b0 ;
attribuer TRI_PIN = activer ? const_zero_sig : 1\'bz ;
Ce problème devrait être résolu dans une prochaine version du logiciel Quartus II.