	component top is
		port (
			clk_clk                     : in  std_logic                     := 'X';             -- clk
			reset_reset_n               : in  std_logic                     := 'X';             -- reset_n
			dut_refclk_clk              : in  std_logic                     := 'X';             -- clk
			dut_npor_npor               : in  std_logic                     := 'X';             -- npor
			dut_npor_pin_perst          : in  std_logic                     := 'X';             -- pin_perst
			dut_hip_serial_rx_in0       : in  std_logic                     := 'X';             -- rx_in0
			dut_hip_serial_rx_in1       : in  std_logic                     := 'X';             -- rx_in1
			dut_hip_serial_rx_in2       : in  std_logic                     := 'X';             -- rx_in2
			dut_hip_serial_rx_in3       : in  std_logic                     := 'X';             -- rx_in3
			dut_hip_serial_tx_out0      : out std_logic;                                        -- tx_out0
			dut_hip_serial_tx_out1      : out std_logic;                                        -- tx_out1
			dut_hip_serial_tx_out2      : out std_logic;                                        -- tx_out2
			dut_hip_serial_tx_out3      : out std_logic;                                        -- tx_out3
			dut_hip_ctrl_test_in        : in  std_logic_vector(31 downto 0) := (others => 'X'); -- test_in
			dut_hip_ctrl_simu_mode_pipe : in  std_logic                     := 'X'              -- simu_mode_pipe
		);
	end component top;

