Forum Intel des développeurs : points forts sur la fabrication

Forum Intel des développeurs, San Francisco – On trouvera ci-dessous la synthèse et les points forts de l’intervention de Bob Baker, aujourd’hui au Forum Intel des développeurs, qui se tient à San Francisco du 22 au 24 septembre.

Bob Baker, Senior Vice Président d’Intel chargé du Technology & Manufacturing Group. Intervention : « Silicon Leadership – Delivering Innovation » (« Le leadership, moteur d’innovation pour les puces électroniques »).
Bob Baker a évoqué aujourd’hui le respect continu par Intel de la loi de Moore, au travers des matériaux et de la recherche, de l’innovation dans les puces ainsi que des capacités de production.

• Tout premiers circuits de tests 22 nm opérationnels. Intel continue de caler ses progrès sur la loi de Moore pour en faire bénéficier les utilisateurs. La société a annoncé la prochaine avancée dans les procédés de gravure des semi-conducteurs, l’objectif étant d’intégrer plus de fonctions sur une même puce et d’en augmenter les performances. On a pu ainsi assister à la première démonstration de circuits de test 22 nm opérationnels. Précurseurs de la troisième génération de puces composées de transistors à porte « high k », ces prototypes ont été présentés deux ans après les premiers circuits opérationnels gravés en 32 nm et viennent confirmer la loi de Moore bien au-delà des limites que lui avaient fixées certains experts.

• Les puces de mémoire SRAM sont des sujets d’essai privilégiés pour mettre en évidence les performances à espérer et le rendement de production possible ainsi que pour effectuer des tests de fiabilité avant la mise en production effective de processeurs et autres puces fabriquées à l’aide d’un nouveau procédé de gravure.
• Intel est actuellement en phase de développement à part entière pour la gravure en 22 nm et devrait, pour cette prochaine génération de puces, respecter son calendrier biennal alterné d’une nouvelle microarchitecture suivie d’une augmentation de la finesse de gravure.
• Les prototypes en 22 nm comportent tant de la mémoire SRAM que les circuits logiques qui serviront aux microprocesseurs 22 nm.
• Des cellules de mémoire SRAM de 0,108 et 0,092 micromètres carrés respectivement composent un ensemble qui totalise 364 millions de bits, les premières étant optimisées pour un fonctionnement basse tension et les secondes pour la densité. Ces dernières sont les plus petites cellules de mémoire SRAM qui existent officiellement. Ces puces de test regroupent 2,9 milliards de transistors, avec environ un doublement de la densité par rapport à leurs prédécesseurs 32 nm. Elles tiennent sur la surface d’un ongle.
• Ce procédé de gravure continue de valider les conséquences positives de la loi de Moore : des transistors toujours plus petits, un rendement électrique en constant renforcement et une baisse continue du coût au transistor.

• Prépondérance du « high k » avec plus de 200 millions de processeurs livrés. C’est au quatrième trimestre 2007 que la société Intel avait entamé les expéditions de ses premiers processeurs « high k » gravés en 45 nm sur hafnium et elle reste le seul fondeur à le faire. Depuis, elle a livré plus de 200 millions de ces puces. Son procédé de gravure en 32 nm a déjà été certifié, et les galettes de processeurs Westmere (nom de code) ont déjà été fabriquées, dans la perspective d’une mise en production et en expédition dès le quatrième trimestre. Le procédé en 32 nm applique une gravure de deuxième génération des transistors « high k » et à porte métallique et stimule toujours les performances tout en réduisant les courants de fuite.
• Recherche en cours et invité du MIT. Le Pr Jesus Del Alamo du département de Génie électrique du Massachussets Institute of Technology (MIT) a évoqué les perspectives des semi-conducteurs composites, en particulier les matériaux dits « III-V », dans les futurs processeurs logiques. Il a expliqué que les transistors composés de ces matériaux étaient capables d’un fonctionnement beaucoup plus rapide que les transistors en silicium actuels, mais qu’ils fonctionnaient aussi à une tension réduite de moitié (ce qui pourrait conduire à une consommation électrique largement inférieure). Tout en soulignant les difficultés qu’il reste à contourner dans ce domaine, il a cependant noté que toute une communauté de chercheurs dans le monde travaillait sur la question et enregistrait de rapides progrès.
• Puces SoC en 32 nm. Intel a élaboré pour la première fois une technique de gravure de systèmes monopuces (System on a Chip, SoC) pour compléter le procédé dévolu aux processeurs. Cette version offre un riche ensemble de fonctions pour des applications telles que les téléphones mobiles, les PC de poche (MID) et l’informatique embarquée. Mieux adaptée à ces marchés, elle se décline en effet en un plus large éventail de performances et de puissance électrique.
• Optimisation de la plate-forme grâce à la mémoire NAND. Le stockage SSD Intel® dégage d’excellentes performantes pour les plates-formes et logiciels existants. Rick Coulson, Intel Senior Fellow et directeur du Storage Technologies Group, a évoqué les recherches d’Intel sur les améliorations dont bénéficieront à l’avenir ces mémoires de masse ainsi que des co-coptimisations des unités SSD et des plates-formes pour dégager des performances encore meilleures à un coût et une consommation électrique en baisse.
• Capacités de production. Intel a réalisé d’importantes améliorations de sa chaîne logistique. Ses cycles de production ont ainsi été raccourcis de 62 %. Sa capacité à réagir à la modification d’une commande d’un client, pour lui donner rapidement satisfaction, s’est par ailleurs améliorée de 300 %. Son délai de livraison des commandes s’est quant à lui raccourci de 25 % en à peine douze mois.

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