2008 年 12 月 15 日 – 英特爾預計本週在美國舊金山舉行的國際電子元件
會議 (International Electron Devices Meeting, IEDM) 中，進行簡報說明 32nm 製
程技術細節，顯示該公司將依計畫於 2009 年第四季運用這項新世代製程技術投產，
以推出更大能源效率、更高密度、效能更強的電晶體。英特爾將於該會議
上提出七份簡報，分別摘要如下：
「32 奈米 (nm) 邏輯技術採用第二代 High-k + 金屬閘極電晶體、強化通道應變、
並採 0.17um2 SRAM 單元面積的 219Mb 陣列」
(“A 32nm Logic Technology Featuring Second Generation High-k + Metal Gate Transistors,
Enhanced Channel Strain and 0.171um2 SRAM Cell Size in a 291Mb Array”)
Paper 27.9，美國時間12月17日週三
英特爾 32nm 專案經理 Sanjay Natarajan 將描述32奈米世代邏輯技術，包括採用第二代 high-k +
金屬閘極技術、重要圖層 (patterning layers) 採用 193nm 沉浸式微影技術 (immersion lithography)、
以及強化通道應變 (strain) 技術。這些電晶體採用 9Å EOT high-k 閘極介電質 (dielectric) ，
雙頻金屬閘極 (dual band-edge workfunction metal gates) 、以及第四代應變矽晶 (silicon) ，
使其 NMOS 和 PMOS 驅動電流 (drive currents) 在至今公開的技術中首屈一指。在 2007 年 9 月首度針
對 291 Mbit SRAM 進行測試，展現極為優異的製程良率、效能和可靠性，該測試品單元面積為 0.171 um2，
上面有超過19億顆電晶體。英特爾以兩年為一週期，持續開發新世代邏輯技術，大幅改善密度、效能和能源效率。
「45 奈米 (nm) 低耗電系統單晶片 (SoC) 技術含雙閘極（邏輯與輸入/輸出）High-k/ 金屬閘極應變矽晶電晶體」
(“A 45nm Low Power System-On-Chip Technology with Dual Gate (Logic and I/O) High-k/Metal Gate Strained Silicon Transistors”)
Paper 27.4，美國時間 12 月 17 日週三
英特爾 45/32nm 系統單晶片製程技術專案經理 Chia-Hong Jan 將介紹最先進的 45nm CMOS 系統單晶片技術，
該技術採用以鉿 (Hafnium) 為基礎的 high-k + 金屬閘極電晶體，係針對低耗電產品設計。PMOS/NMOS 邏
輯電晶體的驅動電流在 1.1 V 與關閉電流 (offstate leakage) 為 1 nA/um 時，數值分別為 0.68/1.04 mA/um 。高電壓
輸入/輸出 (I/O) 電晶體提供絕佳的穩定度以及其他系統單晶片功能，包括線性電阻 (linear resistors)、MIS 和 MIM 電容 (capacitors)、
變容二極體 (varactors) 、電感器 (inductors) 、垂直 BJTs 、精密二極體 (precision diodes) 、與高密度 OPT 保險絲。
英特爾領導業界的 45nm high-k + 金屬閘極技術現在已擴充應用到未來系統單晶片產品上。
「高效能 40 奈米 (nm) 閘極長度 InSb P - 通道壓縮應變量子提供場效應電晶體支援低耗電 (Vcc=0.5V) 邏輯應用」
(“High-Performance 40nm Gate Length InSb P-Channel Compressively Strained Quantum Well Field Effect Transistors for
Low Power (Vcc=0.5V) Logic Applications”)
Paper 30.3，美國時間 12 月 17 日週三
英特爾工程師 Marko Radosavljevic 將首度展示運用壓縮應變 InSb QW 結構的高速低耗電 III-V p 通道 QWFET，利用此架構在電
晶體閘極長度 (LG) 為 40 奈米 (nm)、供應電壓為 0.5 V 條件下，可達成 140 Ghz 的截止頻率 (cut-off frequency, fT) 。這是目前所
有公開 III-V p 通道場效應電晶體 (Field Effect Transistors, FET) 中截止頻率 (fT) 最高者。經由研究發現，運用以 III-V 材料製作的
電晶體，將可以提供超越矽晶 (silicon) 所能提供的效能與低耗電功能。
「22 奈米 (nm) 元件架構與效能元素」
(“22nm Device Architecture and Performance Elements”)
美國時間 12 月 14 日週日
列為國際電子元件會議 (IEDM)「22 奈米 CMOS 技術」課程之一，英特爾院士暨先進元件技術總監 Kelin Kuhn 將講授如何透過提
升行動性、改善短通道效應、降低電阻和電容、與含 high-k 與金屬閘極等先進閘極堆疊選項，改善 22 奈米電晶體效能的各種概
念和製程選擇。身為電晶體技術的公認領導者，英特爾受邀針對電晶體延展到22奈米世代提供幾種選擇和挑戰。
「化學機械式洗鍊：驅動的技術」
(“Chemical Mechanical Polish: The Enabling Technology”)
Paper 2.4，美國時間12月15日週一
英特爾院士暨總監 Joe Steigerwald 將提出論文，文中將探討在應用傳統化學機械式洗鍊 (CMP) 步驟，將 high-k + 金屬閘極電晶
體運用在 45 奈米技術上、並將銅金屬化 (Cu metallization) 從 65 奈米延展到 45 奈米節點時，將面臨哪些模組層級和整合挑戰。
並思考當新化學機械式洗鍊應用到32奈米或更小製程時所遇到的挑戰。化學機械式洗鍊在尖端邏輯技術上已逐漸成為重要製程技術，
這不僅適用於銅 (Cu) 內部連結，也包括 high-k + 金屬閘極電晶體。
「將高效能 Hi-K + 金屬閘極應變強化電晶體運用在 (110) 矽晶上」
(“High Performance Hi-k + Metal Gate Strain Enhanced Transistors on (110) Silicon.”)
Paper 3.4，美國時間 12 月 15 日週一
英特爾 32 奈米元件經理 Paul Packan 將討論 (110) 矽晶基板 (silicon substrates) 應用在 high-k + 金屬閘極應變 45 奈米 (nm) 節點元件
上帶來的效能影響。英特爾公布 PMOS 驅動電流創下破紀錄的 1.2 mA/um（在 1.0V，Ioff 為 100 nA/um 時）。2D 短通道效應可以
有效減少 (100) 基板對 NMOS 效能的影響。基板工程 (substrate engineering) 是發展下世代電晶體最有希望的製程選項之一。
「矽光調變器與高速應用整合」
(“Silicon Photonic Modulator and Integration for High-speed Applications”)
Paper 19.4，美國時間 12 月 16 日週二
英特爾研究科學家 Ling Liao 將於會議中討論微處理器技術的精進將如何持續帶動市場對高頻寬輸入/輸出 (I/O) 的需求。
光學 (optical) 連結成為各界日益重視的主題。英特爾將展現最新的矽光 (silicon photonic) 整合晶片研究成果，該晶片的分
波多工 (wavelength division multiplexing) 設計包含一系列矽光學調變器 (silicon optical modulator) 。使用單一多波長雷射光源，
英特爾展現高達 200 Gbps 的聚合資料傳輸速率。以矽光 (Silicon Photonics) 為基礎的技術將可以較低成本提供更高速度的主流運算。
其他資訊和完整的活動議程請造訪：
www.his.com/~iedm/program
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