2008 年 6 月 17 日，美国檀香山
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英特尔公司将于 6 月 17 日至 20 日在夏威夷檀香山举行的 2008 年 VLSI 电路技术会议上展示 5 篇重要技术论文。摘要如下：
6 月 18 日展示论文：
论文 9.4：在硅薄膜和 BOX（隐埋氧化物）薄膜上采用高 k 栅介质 + 金属栅极工艺制造的可扩展浮体单元存储器，适用于 15 纳米及更精细制程下的节点
本论文展示了英特尔成功制造的迄今为止最小的浮体单元（FBC）平面存储器设备，其有效设备的栅极长度降至 30 纳米。与当前用于微处理器的标准六晶体管（6T）缓存相比，FBC 是提高存储密度的理想选择之一。FBC 设备让研究人员可以在同样的芯片面积内压缩更多的位元，从而提高计算速度。英特尔 FBC 设备在尺寸上比业界已公布的类似 FBC 设备领先两代。采用 60 纳米栅极的英特尔 FBC 设备展现了合适的存储保持能力，其单元尺寸可以低于 0.01um2，因此非常适合在 15 纳米制程节点下使用。由于实际器件与仿真之间有着良好的一致性，预期它未来还可以应用 10 纳米制程技术。
论文 13.2：45 纳米高k栅介质 + 金属栅极应变强化型晶体管
本论文描述了如何采用“后栅极”制造流程制造英特尔革命性的 45 纳米高 k 栅介质 + 金属栅极晶体管。“后栅极”制造流程融合了独特的 NMOS 和 PMOS 晶体管应变强化技术，以实现行业领先的性能和低功率。本论文还描述了在不需要增加掩模层的情况下如何将高成本效益的 193 纳米干式光刻技术扩展至高密度 45 纳米设计。2007 年 11 月以来，这项技术已经应用于多款英特尔微处理器产品的大规模量产，并具有很高成品率。
论文 5.4：通过无扩散凹槽（DNF）6T SRAM 单元与动态多 Vcc 电路实现的抗 PVT — 波动与供电噪声的 45 纳米高密度缓存阵列
本论文展示了新的自适应电路技术，通过增强单元对制程、电压和温度变化的耐受度来降低 SRAM 缓存单元的最低工作电压（或 Vccmin ）。在特定工作条件下对 45 纳米测试芯片进行测试的结果表明单个单元错误量降低了 26 倍。这些电路让英特尔能够达到更高的性能和能效，且不会在未来制程上出现错误。
6 月 19 日展示论文：
论文 7.1：下一代英特尔® 微架构（Nehalem）的时钟架构
本论文描述了下一代英特尔微架构 Nehalem 处理器的核心和 I/O 时钟架构。 Nehalem 是采用 45 纳米高k+金属栅极制程技术制造的新一代英特尔多核处理器产品之一。第一款 Nehalem 微处理器产品包含四个强化内核、一个用于连接内核和 I/O 的非核心组件以及三级缓存。Nehalem 支持新型的高速、点对点、连贯的英特尔® QuickPath 互连技术，用于 CPU、芯片组和 I/O 芯片之间的通信。它还支持集成的内存控制器支持高速多通道 DDR3 内存。
6 月 20 日展示论文
论文 17.2：片上串行 I/O 的抖动容限测量技术
本论文展示了片上集成的通用芯片间 I/O 性能测量系统，一般这种测量只能在实验室内进行。另外，该技术可以让未来的处理器直接在最终消费者或企业环境中检查与时钟噪声（尖峰）相关的条件。这项功能将让 I/O 链路能够优化时间余量和/或数据传输速度，从而带来更高的整体性能。
