2008년 12월 10일, 서울
– 인텔은 칩 회로를 32나노미터(십억 분의 일 미터)로 축소시키는 차세대 제조 공정 개발 단계를
완료하였다. 이것으로 에너지 효율성과 집적도, 성능이 강화된 트랜지스터를 사용하여 2009년 4분기에 선보일 미래 세대의 생산 준비는 계획대로
진행 중이다.
인텔은 다음 주 샌프란시스코에서 개최되는 국제전자소자회의(IEDM; International Electron Devices
meeting)에서 32나노 공정 기술에 관한 다양한 세부 기술 내역을 다른 여러 주제들과 함께 발표할 계획이다. 이 기간 내에 32나노 공정
기술 개발 단계 및 제조 준비를 완료했다는 것은 인텔이 자사의 “틱톡(tick-tock)” 전략에 맞춰, 이 야심 찬 제품과 제조 개발 주기를
계획된 일정대로 진행하고 있음을 의미한다.
이 계획은 12개월마다 최첨단 제조 공정으로 교체해 완전히 새로운 프로세서 마이크로아키텍처를 출시한다는 전략을 기반으로 하며, 이는 관련
업계에서는 보기 드문 시도이다. 인텔은 내년의 32나노 칩 생산으로 이 목표를 4년 연속 달성하게 된다.
인텔의 32나노 보고서 및 설명회에서는 2세대 하이-k + 메탈 게이트 기술, 193나노 액침 노광 기술(immersion
lithography) 및 강화된 트랜지스터 스트레인 기법들을 통합하는 로직 기술을 설명한다. 이러한 특징들은 인텔 프로세서의 성능 및 에너지
효율성을 강화한다. 인텔의 제조 공정은 업계에 보고된 32나노 기술 중 최고의 트랜지스터 성능과 집적도를 자랑한다.
인텔 시니어 펠로우이자 공정 아키텍처 및 통합 담당 이사인 마크 보어(Mark Bohr)는 “인텔의 제조 능력과 그로 인한 제품들은 인텔
기반 랩톱과 서버, 데스크톱의 연산 능력 및 배터리 수명을 강화하는데 도움을 주었다”며, “올해 선보인 것과 같이, 인텔의 제조 전략 및 실행은
MID, CE 장비, 임베디드 컴퓨터 및 넷북용의 완전히 새로운 제품 라인 개발을 위한 능력을 부여해 주었다”고 밝혔다.
인텔의 다른 IEDM 보고서에서는 인텔 45나노 공정의 저전력 시스템 온칩 버전, 복합 반도체 기반 트랜지스터, 45나노 트랜지스터 성능
증진을 위한 기판 기술, 45나노 이상 노드를 위한 통합 화학적 기기 연마(Chemical mechanical polish), 실리콘 광학
모듈레이터 통합 등의 내용을 다루게 된다. 인텔은 22나노 CMOS 기술 관련 단기 코스에도 참여할 예정이다.
