2005년 9월 21일,서울 – 인텔은 고성능의 65 나노미터 로직 제조공정에서 보다 향상된 초절전 공정을 개발 중이라고 밝혔다. 이번에 발표된 초절전 제조 공정은 65 나노미터 공정 기술에 기반한 인텔의 차세대 공정으로, 모바일 플랫폼과 소형 기기를 위한 초절전 칩의 생산을 가능케 한다.

인텔의 고성능 65 나노미터(나노미터는 10 억분의 일 미터, 천분의 일 마이크로미터) 공정은 현재 시장을 선도하는 인텔의 90 나노미터 제작 공정을 능가하는 저전력 소비와 성능상의 이점을 제공한다. 인텔의 새로운 초 절전 65 나노미터 공정은 사용자들이 배터리로 운영되는 기기에 대해 요구하는 수준의 성능 및 전력 소비, 그리고 고밀도 회로를 인텔 칩 디자이너들에게 제공한다.

인텔 모바일 플랫폼 그룹의 총괄 매니저이자 부사장인 물리 에덴 (Mooly Eden) 은 “일반적으로 사람들은 배터리 수명을 최대로 하는 모바일 플랫폼을 선택하기 마련이다”라며. “이러한 제품들은 인텔의 새로운 초 절전 제조 공정으로 훨씬 강화될 것이다. 인텔은 첨단 기술과 65 나노미터 제조 공정의 이점을 최대한 활용하는 미래의 모바일 플랫폼을 설계할 것이다” 라고 말했다.

배터리로 운영되는 모바일기기에 필수적인 칩 전력 소비를 최대한 줄이는 요인들 중 하나는 바로 트랜지스터의 디자인을 개선하는 것이다. 전원이 꺼져 있을 때도 이들 초소형 트랜지스터에서 새나가는 전력은 전반적인 업계의 숙제로 남겨져 있었다.

인텔 본사의 시니어 펠로우이자 인텔 프로세서 아키텍처 및 통합 분야를 책임지고 있는 마크 보르 (Mark Bohr) 는 “칩에 집적되는 트랜지스터의 숫자가 10 억개를 넘는 경우도 있어, 개별 트랜지스터의 개선이 전체 기기에 큰 이익을 가져올 것임은 분명한 사실” 이라며, “인텔의 초 절전 65 나노미터 공정 기술로 만들어진 테스트 칩은 표준 공정 대비 약 천분의 일 정도로 트랜지스터 누설 전류 감소를 보여주었다. 이는 이 기술 기반 기기를 사용하는 사용자들이 상당한 전력 사용을 절감할 수 있음을 시사하고 있다” 고 말했다.

인텔의 초 절전 65 나노미터 공정 기술은 몇몇 핵심 트랜지스터의 변경을 통해 업계 선두의 성능을 제공하면서도 저 전력의 혜택을 제공할 수 있도록 하고 있다. 이들 트랜지스터의 변경은 보조 경계역 누출, 접합점 누출 및 게이트 산화물 누출 등 세가지 주요 분야에서 트랜지스터 전류 누출량을 현저히 감소시켜 배터리 수명의 연장이라는 이점을 얻을 수 있다.

인텔의 초절전 65 나노미터 공정은 고성능 절전 트랜지스터, 2 세대 인텔 인장 실리콘 (Strained silicon) 버전, 8 층의 고속 구리 상호연결 레이어, 그리고 저 유전체 (low-k) 물질 등으로 구성된다. 65 나노미터 공정을 통해 생산되는 칩은 90 나노미터 기술을 사용하고 있는 현재의 단일칩에 집적되는 트랜지스터의 두배에 해당되는 트랜지스터를 집적시킬 수 있다. 인텔의 초절전 65 나노미터 공정은 대량 생산되는 CMOS 트랜지스터들 중 최소형, 고성능의 게이트 길이가 단지 35 나노미터인 트랜지스터를 특징으로 한다. 참고로, 인텔® 펜티엄® 4 프로세서에서 찾아볼 수 있는 길이 50 나노미터의 트랜지스터 게이터 길이가 현재로서는 가장 앞서있는 제품이다. 작고 빠른 트랜지스터는 빠른 프로세서의 기본 요소이다.

인텔은 고성능 인장 실리콘의 차세대 버전을 65 나노미터 공정으로 통합시켰다. 인장 실리콘은 제조원가 단 2% 인상으로 트랜지스터의 속도를 높일 수 있는, 보다 많은 드라이브 전류를 제공한다.

인텔 기술에 관한 자세한 사항은 www.intel.com/technology   .에서 얻을 수 있다